難波 一輝

When designing a system on chip (SoC), a test access mechanism (TAM) is required to deliver test data and to collect test responses from cores under test (CUT). To facilitate the network on chip (NoC) testing, test engineers frequently focus on NoC reusing as TAM, in which, communication infrastructure of the NoC (routers, interconnection links, protocols...) is reused as TAM. While NoC reuse as TAM can achieve a low area overhead, test scheduling is a difficult issue, due to the fact that test data are exchanged in packets. Based on this drawback, this paper presents a new method which consists of reconfiguring the NoC hardware dynamically to act as a TAM. This configurability allows us to have the granularity of the traditional TAM which facilitates test scheduling, and the advantages of the NoC communication infrastructure, which give us the possibility of parallel testing, low area overhead and usage of the functional NoC frequencies. The proposed TAM is then compared to a conventional NoC reuse as TAM methods and a TAM architecture named T^2-TAM using two ITC'02 benchmark circuits. The presented results show a test time reduction between 17% and 55% while imposing a 9.6% area overhead.

我々のプロジェクトでは小型衛星において円偏波合成開口レーダ(CP-SAR)の運用を目指している.現在SAR画像処理は地上で行われているが,画像処理前のSAR画像は容量が大きいので,衛星や航空機等の飛行プラットフォーム上では記憶容量や通信時間の面で不利である.提案システムでは, SAR画像処理を飛行プラットフォーム上で行う.そのため,SAR画像の容量削減等の様々な効果を期待できる.この論文では,小型衛星運用前の準備実験である無人航空機(UAV)上で用いる予定のCP-SAR画像処理システムについて提案する.このシステムでは,データ容量が6,144 x 19,904 pixelsのSAR画像処理をViretx-6 FPGAと2GB DDR3 DRAMを搭載したXilinx ML605評価ボードで行う.

When designing a system on chip (SoC), a test access mechanism (TAM) is required to deliver test data and to collect test responses from cores under test (CUT). To facilitate the network on chip (NoC) testing, test engineers frequently focus on NoC reusing as TAM, in which, communication infrastructure of the NoC (routers, interconnection links, protocols...) is reused as TAM. While NoC reuse as TAM can achieve a low area overhead, test scheduling is a difficult issue, due to the fact that test data are exchanged in packets. Based on this drawback, this paper presents a new method which consists of reconfiguring the NoC hardware dynamically to act as a TAM. This configurability allows us to have the granularity of the traditional TAM which facilitates test scheduling, and the advantages of the NoC communication infrastructure, which give us the possibility of parallel testing, low area overhead and usage of the functional NoC frequencies. The proposed TAM is then compared to a conventional NoC reuse as TAM methods and a TAM architecture named T^2-TAM using two ITC'02 benchmark circuits. The presented results show a test time reduction between 17% and 55% while imposing a 9.6% area overhead.

テスト容易化設計のうち近年増加している遅延故障の検出に対応した手法の1種にスキャン設計がある.このスキャン設計の1つとして千葉大スキャンが提案された.千葉大スキャンはスタンダードスキャンと同じくらいの面積オーバヘッドで実装でき,100%のロバストまたはノンロバストパス遅延故障検出率を実現した手法である.しかし,特殊なテスト手順を必要とするため,テストパターンが増加する問題点がある.さらに,その特殊なテスト手順のために,既存のテストデータ圧縮手法の圧縮率もスタンダードスキャン等の場合に比べ低くなる.そこで,本研究ではスキャンチェーンを再構成することで,既存テストデータ圧縮手法の千葉大スキャンに対する圧縮率を向上させる手法を提案する.本手法では,圧縮作業以前にスキャンチェーンを再構成することで圧縮効率を向上させている.これによりスキャンチェーンを再構成しなかった場合と比較して平均で29.5%の圧締率向上を得ている.

When designing a system on chip (SoC), a test access mechanism (TAM) is required to deliver test data and to collect test responses from cores under test (CUT). To facilitate the network on chip (NoC) testing, test engineers frequently focus on NoC reusing as TAM, in which, communication infrastructure of the NoC (routers, interconnection links, protocols…) is reused as TAM. While NoC reuse as TAM can achieve a low area overhead, test scheduling is a difficult issue, due to the fact that test data are exchanged in packets. Based on this drawback, this paper presents a new method which consists of reconfiguring the NoC hardware dynamically to act as a TAM. This configurability allows us to have the granularity of the traditional TAM which facilitates test scheduling, and the advantages of the NoC communication infrastructure, which give us the possibility of parallel testing, low area overhead and usage of the functional NoC frequencies. The proposed TAM is then compared to a conventional NoC reuse as TAM methods and a TAM architecture named T2-TAM using two ITC'02 benchmark circuits. The presented results show a test time reduction between 17% and 55% while imposing a 9.6% area overhead.When designing a system on chip (SoC), a test access mechanism (TAM) is required to deliver test data and to collect test responses from cores under test (CUT). To facilitate the network on chip (NoC) testing, test engineers frequently focus on NoC reusing as TAM, in which, communication infrastructure of the NoC (routers, interconnection links, protocols…) is reused as TAM. While NoC reuse as TAM can achieve a low area overhead, test scheduling is a difficult issue, due to the fact that test data are exchanged in packets. Based on this drawback, this paper presents a new method which consists of reconfiguring the NoC hardware dynamically to act as a TAM. This configurability allows us to have the granularity of the traditional TAM which facilitates test scheduling, and the advantages of the NoC communication infrastructure, which give us the possibility of parallel testing, low area overhead and usage of the functional NoC frequencies. The proposed TAM is then compared to a conventional NoC reuse as TAM methods and a TAM architecture named T2-TAM using two ITC'02 benchmark circuits. The presented results show a test time reduction between 17% and 55% while imposing a 9.6% area overhead.

This paper presents a construction of a flip-flop (FF) that works as a soft error correcting FF in system operations and as a BILBO (Built-In Logic Block Observer) FF in manufacturing testing. The construction of the proposed FF is based on that of an existing soft error correcting FF, namely a BISER (Built-In Soft Error Resilience) FF. The proposed FF contains a reconfigurable C-element with XNOR calculation capability, which works as a C-element for soft error correction during system operations and as an XNOR gate used in linear feedback shift registers (LFSRs) during manufacturing testing. This paper also shows an evaluation result indicating the area of the proposed FF is 11.4% smaller than that of a simple combination of the existing BISER and BILBO FFs. In addition, the sum of CLK-delay and D-CLK setup times on system operations for the proposed FF is 34.8% shorter than that for the combination.

This paper presents a construction of a flip-flop(FF)that works as a soft error correcting FF in system operations and as a BILBO(Built-In Logic Block Observer)FF in manufacturing testing. The construction of the proposed FF is based on that of an existing soft error correcting FF, namely a BISER(Built-In Soft Error Resilience)FF. The proposed FF contains a reconfigurable C-element with XNOR calculation capability, which works as a C-element for soft error correction during system operations and as an XNOR gate used in linear feedback shift registers(LFSRs)during manufacturing testing. This paper also shows an evaluation result indicating the area of the proposed FF is 11.4% smaller than that of a simple combination of the existing BISER and BILBO FFs. In addition, the sum of CLK-delay and D-CLK setup times on system operations for the proposed FF is 34.8% shorter than that for the combination.

近年のVLSIにおける微細化や高集積化,高速化に伴い,回路内の信号伝播時間がわずかに変化する微小遅延欠陥が問題視されている.製造テスト時に微小遅延欠陥を検出する方法として,テスト対象回路内のパス遅延時間を実測する遅延測定手法が用いられる.本稿では,従来研究の差分による遅延測定法における実装回路面積と測定実行時間の削減を目的として,従来手法に対する改良手法を提案する.従来の測定回路構造で用いられていたフリップフロップの冗長部分を削減し,さらにテスト応答をテストデータとして再利用する.これにより,従来手法よりも測定実行時間を45〜65%削減し,面積オーバヘッドを20〜35%程度削減することが可能となる.

近年,LSIの微細化,低電力化に伴い,ソフトエラーの発生が重大な問題となっている.ソフトエラーはメモリだけでなく,論理回路部でも頻繁に発生するようになっている.この問題を解決するため,ソフトエラー耐性を持つフリップフロップの構造を提案する.本研究では,組込み自己テストとしても通常のレジスタとしても使えるBILBOレジスタに対し,冗長部を利用して少ない面積オーバヘッドでソフトエラー検出を行っている.提案フリップフロップは,通常のBILBOレジスタに対して35%の面積オーバヘッドで実装ができる.

VLSIの微細化および低電力化に伴い論理回路におけるソフトエラーが問題となってきている.近年では,メモリ部やラッチ回路だけでなく,組合せ回路部におけるソフトエラーの発生が無視できなくなってきている.組合せ回路部に対する耐ソフトエラー技術の一手法として,二重化回路に対して,マスタラッチ,スレーブラッチ,Cエレメントからなるフリップフロップ(FF)を用いることにより,組合せ回路部で発生したソフトエラーパルスを訂正する手法が提案されている.しかし,この手法では幅の広いエラーパルスが発生したとき,訂正も検出もできないまま,誤った出力を出す問題がある.本論文では,既存の耐ソフトエラー設計にラッチ,遅延素子等を追加し,二重化した組合せ回路部で発生した幅の狭い想定内のソフトエラーパルスを訂正し,かつ想定外の幅の広い一時的なエラーパルスとハードエラーを検出できるフリップフロップ(FF)を提案する.また,提案FF構成を用いた遅延故障テスト容易化スキャン設定及び,2線式論理回路に本提案FFを適用する手法を示す.さらに,本提案FFが従来手法の耐ソフトエラーFFと比較して,最大66%の面積オーバヘッドにより構成できることを示す.

近年のVLSIの微細化に伴い,ソフトエラーの発生率が増加し,ソフトエラー対策技術が重要となってきている.ソフトエラー対策の一つに耐ソフトエラーラッチがある.このラッチには製造時におけるオープン故障やショート故障などの固定故障の一部に通常の製造テストでは検出できない故障がある.このような固定故障が発生しているラッチは,通常入力には正しく動作する.しかし,十分なソフトエラー耐性を持たないことが予想される.本論文では耐ソフトエラーラッチに検出不可能なオープン故障,またはショート故障がある場合について,そのラッチのソフトエラー耐性を明らかにしている.例えば,既存の耐ソフトエラーラッチにオープン故障が発生しているときは一時間当たり8.663×10^<-17>回,ショート故障が発生しているときは9.790×10^<-17>回,ラッチの出力が誤る.これは,ソフトエラー対策をしていないラッチに比べ,10^<-4>〜10^<-5>程度ソフトエラー発生率が低下しているといえる.

近年,回路の微細化,高集積化に伴いソフトエラー発生率が増加している.ソフトエラーが記憶素子に発生した場合,新しい値が書き込まれるまで誤った値が保存されるため,システムに障害を引き起こす原因となる.また,製品の開発サイクルの短期化により回路の開発期間の短期化が求められている.そのため,内部の論理を任意に設定することができ,その特徴から回路の開発期間を短期化することができる半導体デバイスであるFPGA(Field Programmable Gate Array)が注目されている.現在主流のFPGAは構成要素に多数のSRAMを用いている.SRAMにソフトエラーが発生した場合,反転した値が保存されFPGAは故障状態になる.そのため,FPGAに対するソフトエラー対策は重要であり,近年様々な研究が行われている.回路の信頼性を向上させる手法として二線式論理がある.二線式論理を用いて構成された論理回路は単一ソフトエラーに対してフォールトセキュアであるという特徴がある.しかし,FPGA上で構成された二線式論理回路のフォールトセキュア性については明らかではなかった.そこで,本論文ではFPGAに対して二線式論理を用いて回路を実装した場合のフォールトセキュア性について調査を行い,単一ソフトエラーに対するフォールトセキュア性を有することを明らかにした.

本論文では，遅延故障テスト容易化フリップフロップ(以下 ＦＦ と略記）方式の下での縮退故障テストデータ圧縮法を提案する．提案テスト圧縮法は，遅延故障テスト容易化 ＦＦ の構造を利用したテストデータ圧縮（１段階目圧縮）を行い，予めテストデータ量を削減する．その後削減されたデータにさらにテストデータ圧縮（２段階目圧縮）をかけることにより，２段階のテストデータ圧縮を行う．評価実験において，ハフマン符号によるテストデータ圧縮法を２段階目圧縮に用いて提案圧縮法を適用した場合，従来法の場合と比較して，ATE に格納するテストデータ量を最大で 37.1％，平均で 26.0％削減できることを確認した．This paper presents a stuck-at test data compression technique using the scan flip flops with delay fault testability. The propose technique consists of two-phase test data compression. First, the proposed technique compresses the test data volume utilizing the unique structure of the scan flip flop (1st compression process). Second, it compresses again the compresseded test data utilizing X data (2nd compression process). Evaluation shows that the proposed technique for huffman test data compression generates smaller compressed test data for ATE than conventional huffman data compression. The amount of compressed test data for ATE by the proposed technique is less 37.1％ in maximum, 26.0％ on average than the one by the conventional technique.

本論文では,遅延故障テスト容易化フリップフロップ(以下FFと略記)方式の下での縮退故障テストデータ圧縮法を提案する.提案テスト圧縮法は,遅延故障テスト容易化FFの構造を利用したテストデータ圧縮(1段階目圧縮)を行い,予めテストデータ量を削減する.その後削減されたデータにさらにテストデータ圧縮(2段階目圧縮)をかけることにより,2段階のテストデータ圧縮を行う.評価実験において,パフマン符号によるテストデータ圧縮法を2段階目圧縮に用いて提案圧縮法を適用した場合,従来法の場合と比較して,ATEに格納するテストデータ量を最大で37.1%,平均で26.0%削減できることを確認した.

近年,LSIの微細化,高集積化に伴い,回路の臨界電荷量が減少し,また,動作周波数が増加している.臨界電荷量の低下はソフトエラー発生率を増加させ,動作周波数の増加は許容できる伝搬遅延時間のバラツキを小さくする.そのため,今後耐ソフトエラー設計,遅延故障テストは必要不可欠となる.本論文では,既存の耐ソフトエラー設計にトランジスタを追加し,これをマスタスレーブフリップフロップのスレーブラッチに用いることで,耐ソフトエラー性を維持しつつ,エンハンスドスキャンベースの遅延故障テストを可能とするアーキテクチャを提案している.この手法は任意の2パターンテストが実行可能であり,かつ耐ソフトエラー性を持ち,従来の耐ソフトエラーラッチでは検出が不可能な一部の永久故障についても検出が可能となる.なお,このラッチは既に耐ソフトエラーラッチと比較して,最大33.3%の面積オーバヘッド,40.1%の遅延が生じる.

本論文ではマルチコンテキストベース動的再構成可能デバイスのPE (Processing Element)部のBIST(組み込み自己テスト)手法を提案する.本手法は,動的再構成可能デバイスの基本データ処理要素であるPE中の既存のフリップフロップ(FF)を用いてテスト容易化設計としてLFSR,MISRの機能を有するテスト回路を構成する.これを用いる事により,高い故障検出率を維持したまま,テストに必要なテストコンフィギュレーション(TC)及びテスト時間を削減する事が可能となる.テスト回路は,既存のFFを用いて構成するため,面積オーバヘッドは少なく,尚且つ擬似乱数パターンを用いているので粗粒度のデバイスであっても高い故障検出率を維持する事ができる.評価は,NECエレクトロニクス社製のマルチコンテキスト型の動的再構成可能デバイスであるDRPを用いて行う.提案手法を適用する事により,従来の決定論的TCによりテストを行った場合と比較し,TC数を59.0%,テスト実行時間を89.3%削減でき,またその実装によるPEの面積オーバヘッドが4.3%となる事を確認した.

計算機語や通信メッセージに重要な情報が存在する場合、その領域に生じた誤りは後の処理に重大な影響を及ぼす。本稿では、符号語全体に対し単一ビット誤り訂正機能を有し、特に重要な領域に対しl (>__-2)ビットバースト誤り訂正機能を有する符号について、符号の構成法とその評価について示している。本符号は、不均一な誤りを均一な誤りに変換する行列を新たに定義し、これと既存のlビットバースト誤り訂正符号の検査行列との積をとる方法で構成している。また、本符号に対し、インターリーブ(度数p)の手法を適用することにより、重要な領域においては、長さplビットのバースト誤り訂正機能を有し、残りの領域にpビットバースト誤り訂正機能を有する符号が得られる。